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Titre du document / Document title

Limitations of CMOS scaling : What's next?

Auteur(s) / Author(s)

DUNN Jim (1) ; JOSEPH Alvin (1) ; HARAME David (1) ; NOWAK Edward J. (1) ; MEYERSON Bernard S. ;

Affiliation(s) du ou des auteurs / Author(s) Affiliation(s)

(1) Semiconductor Research and Development Center, IBM Microelectronics Division, 1000 River Road, Essex Junction, VT 05452, ETATS-UNIS

Résumé / Abstract

Fundamental barriers to the continued scaling of high performance CMOS have motivated interest in new device structures and materials. Partially-depleted SOI has extended VLSI performance, but with some additional design complexity. Fully-depleted SOI is a possible scaled successor to this structure. Power consumption and cooling capability have emerged as first order constraints in next-generation processors. Gate dielectric tunneling, device self heating, and radiation-induced single-event upsets present new device and circuit design challenges, requiring new materials, such as strained silicon and high-permittivity gate dielectric, in order to enable continued improvements in the deep sub-100 nm regime.

Revue / Journal Title

Proceedings - Electrochemical Society    ISSN  0161-6374 

Source / Source

Congrès
ULSI process integration IV :   ( Quebec PQ, 16-20 May 2005 )
Symposium on ULSI process integration No4, Quebec PQ , CANADA (16/05/2005)
2005  , vol. 6, pp. 27-41[Note(s) : XIII, 434 p., ] [Document : 15 p.] (40 ref.) ISBN 1-56677-464-0 ;  Illustration : Illustration ;

Langue / Language

Anglais

Editeur / Publisher

Electrochemical Society, Pennington, NJ, ETATS-UNIS  (19?) (Revue)
Electrochemical Society, Pennington NJ, ETATS-UNIS  (2005) (Monographie)

Mots-clés anglais / English Keywords

Thermal behavior

;

Nanoelectronics

;

Thermal management (packaging)

;

Integrated circuit

;

High k dielectric

;

Circuit design

;

Single event upset

;

Radiation effect

;

Self heating

;

Tunneling device

;

Dielectric devices

;

Processor

;

First order

;

Cooling system

;

Power consumption

;

Performance evaluation

;

VLSI circuit

;

Silicon on insulator technology

;

Depletion layer

;

High performance

;

Complementary MOS technology

;

Mots-clés français / French Keywords

Comportement thermique

;

Nanoélectronique

;

Gestion température packaging électronique

;

Circuit intégré

;

Diélectrique permittivité élevée

;

Conception circuit

;

Basculement transitoire

;

Effet rayonnement

;

Autoéchauffement

;

Dispositif effet tunnel

;

Dispositif diélectrique

;

Processeur

;

Ordre 1

;

Système refroidissement

;

Consommation énergie électrique

;

Evaluation performance

;

Circuit VLSI

;

Technologie silicium sur isolant

;

Couche appauvrissement

;

Haute performance

;

Technologie MOS complémentaire

;

Mots-clés espagnols / Spanish Keywords

Comportamiento térmico

;

Nanoelectrónica

;

Circuito integrado

;

Dieléctrico alta constante dieléctrica

;

Diseño circuito

;

Balanceo transitorio

;

Efecto radiación

;

Autocalentamiento

;

Dispositivo efecto túnel

;

Procesador

;

Orden 1

;

Sistema enfriamiento

;

Evaluación prestación

;

Circuito VLSI

;

Tecnología silicio sobre aislante

;

Capa empobrecimiento

;

Alto rendimiento

;

Tecnología MOS complementario

;

Localisation / Location

INIST-CNRS, Cote INIST : 22195, 35400012442035.0030

Nº notice refdoc (ud4) : 17162655



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